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机译:使用DTSCL和电流镜SCL逻辑结构减少LP-LV电路的泄漏
Sanjeev Rai; Ram Awadh Mishra; Sudarshan Tiwari;
机译:设备电路共同设计,以减少纳米制度中VLSI逻辑电路中的栅极漏电流
机译:堆叠电力门控逻辑电路模式转换期间接地反射噪声和漏电流的分析和减少
机译:纳米级CMOS电路中降低待机泄漏功率的方法。
机译:缓解SiGe-HBT电流模式逻辑电路中的单事件效应
机译:考虑漏路的标定CmOs逻辑电路的漏电估计和降低技术
机译:待机泄漏电流降低电路和包括该待机泄漏电流降低电路的半导体存储装置
机译:自举基准电路减少了具有小芯片面积的掉电模式下的漏电流,特别是包括电流镜和初始电流驱动器电路以及掉电控制电路
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